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CDMA2000基站GPS/GLONASS同步可编程逻辑实现

 3GBTS时钟同步系统主要向其它模块提供以下时钟信号:10MHz,用作测试仪器的参考时钟要求频率稳定度优于±0.05×10-6 ;2s(0.5Hz,整个系统的频率基准要求频率稳定度优于±0.05 ×10-6;16 fc(fc = 1.2288MHz),用作数字框内单板的I/O时钟及其它时钟的参考源。
    为满足以上要求,采用两级时钟锁相环的方案。第一级锁相环采用GPS秒脉冲作为参考频率,采用软件算法配合硬件锁相生成控制电压,控制恒温晶振(OCXO)的振荡频率,产生10MHz信号;第二级锁相环采用10MHz作为参考源,用硬锁相的方法合成系统的其它时钟,如16 fc和48 fc。系统2s基准信号用16 fc分频而得,同时用GPS秒脉冲2分频得到GPS_2s信号用于调整2s的相位,使其与GPS秒脉冲作再一次的相位校正。本地10MHz采用恒温晶振,0~60℃温度范围内频率稳定度为±0.01 ×10-6,老化率优于±0.0005×10-6 ,完全满足协议要求的±0.05×10-6稳定度及8h的保持时间的要求。系统同步的两级锁相环方案见图1所示,第一级主锁相环GPS/GLONASS接收卡输出标准秒信号与OCXO输出10MHz信号通过EPLD数字鉴相器进行鉴相,输出一个8bit的相差。电路板克隆CPU系统读入相差值,通过一定的控制算法,输出一个16bit的数字调谐电压给D/A转换器,D/A将其变成一个模拟量去控制OCXO频率的变化。采用这种方案的好处是输出频率的长期稳定度由GPS标准秒信号保证,而短期稳定度取决于OCXO恒温晶振。
    3数字鉴相器电路
    数字鉴相器电路如图2所示。其核心是一个位宽8bit的计数器,第二级锁相环输出的16 fc信号为计数脉冲,同时用16 fc 作为时钟去采集GPS_1S信号的上升沿作为计数器的同步清零信号。Sclr信号同时还作为鉴相值的锁存信号;计数器清零在鉴相值锁存之后;PD_INT为鉴相中断信号; PD_CLR_EN为软件清零使能信号。实际工作过程是这样的:在每一个GPS秒脉冲的上升沿将鉴相值锁存,同时向CPU发出中断请求,CPU响应中断读取鉴相值,Sclr信号同时还将计数器清零。
    42S产生电路
    本模块产生BTS系统的基准时钟2s信号,同时还产生0.1s提供给故障检测电路。由于16f c是以GPS_1s信号为参考经过两级锁相环得到的时钟,它综合了GPS信号的长期稳定度和10M OCXO的短期稳定度,所以 2s信号由16 fc分频获取,而不是由GPS_1s经过2分频直接得到。图3为分频器电路。由于将16 fc分频为2s,分频比达1.96608×10 7,因此采用一个位宽为26bit的计数器,对16f c 的上升沿计数,当同步置数端sload为“1”,则在下一个16 fc的上升沿将13893632置入计数器,当计数器计到53215231时,在16 fc的下降沿输出一个sload正脉冲,又将计数器置为13893632,重新开始计数。如此在计数器的最高数据位q25便可得到2S信号,在q21可得到0.1s信号。Sload除了由53215231检测控制外,还可通过软件控制,相差检测控制。图4 为2s和0.1s信号的仿真波形。
    5相差检测控制电路
    图3电路输出2s信号具有很高的稳定度,但为了防止发生相位漂移,设计了图5所示的相位检测控制电路。软件控制信号soft_clr作为GPS_s信号的开关。当软件输出一个上升沿,则GPS_s信号通过一个2分频后与2s信号异或,即检测出二者的相位差,代表该相位差的正脉冲输入一个 PHASE_ERR_DETECT模块,即由16 fc信号对脉宽进行计数,当相位差大于规定的阈值时,输出一个窄脉冲detout去控制图6中的D触发器,从而让GPS_2s的上升沿信号输出至图3计数器的sload端重新控制对计数器的置数。如果相位差小于规定的阈值,则图5电路不输出控制脉冲,2s维持原来的相位。
    图6电路为一个GPS_2s的上升沿检测电路和一个由detout控制的开关电路组成,同时控制输出的sload 信号的脉宽为半个16 fc的周期。图7为图5和图6电路的仿真波形。
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