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WCDMA速率适配算法的FPGA设计

 随着因特网爆炸性的增长以及各种无线业务需求的增加,传统的无线通信网已经越来越无法适应人们的需要。因此,以大容量、高数据率和承载多媒体业务为目的的第三代移动通信系统(IMT-2000)应运而生。码分多址(CDMA)由于其良好的抗噪性、保密性和简单性等优点而成为第三代移动通信的主流。主要方案包括欧洲标准WCDMA,美国标准CDMA-2000和中国标准TD-SCDMA。
    和传统的CDMA系统相比,第三代移动通信的最大特点在于可支持具有不同QoS的变速率的多种业务,这便要求其具有将各种无线媒体业务复接在一起传输的能力。为了达到这一目标,WCDMA采用了一种比较完善的业务复接方案,各种业务须经过一套复杂的编码复接流程才能进行扩频调制,占用尽可能少的码道以恒定的功率发送。这样就最大限度地减少了码道间串扰,降低了对功放线性程度的要求。图1所示的是WCDMA下行链路编 码复接方案流程图。而速率适配算法是业务复用方案的核心算法,如何设计有效的算法实现方案,是业务复用方案设计的关键环节。
    图1 下行链路编码复接方案
    速率适配算法描述
    一条传输信道上不同的传输时间间隔中的比特数有可能不一样,但是上下行链路都对传输的比特率有一定的要求:下行链路中如果比特数低于最小值的就会被中断;上行链路中各传输时间间隔的比特数不同,但需要保证第二次交织后的总比特率等于所分配的专用物理信道的总比特率。pcb抄板因此需要重复或者凿去传输信道上的一些比特。速率适配就是指在传输信道上的数据比特被凿孔(Puncturing)或重复(Repeating),以便使信道映射时达到传输格式所要求的比特速率。“凿孔”是按照一定的算法凿去某些位置的比特;“重复”则按照一定的算法在某些位置插入重复比特。
    速率匹配前的比特记为:xi1,xi2,xi3,k,xixi 其中 i 为 TrCH 号,速率匹配参数为Xi, eini, eplus, 和eminus。
    eini:初始化误差,算法中误差e的初始值;
    eminus:相减误差,算法中误差e的相减值;
    eplus:相加误差,算法中误差e的相加值;
    N:数据量,即速率适配前的数据量。
    速率匹配的规则如下:
    if 要执行“凿孔”操作
    e=“eini” 初始化目前的与要求的凿孔比例之间的偏差
    m=“1” 当前比特索引序号
    do while m <= N
    e=“e”-eminus 修改误差
    if e <= 0 then 检查m是否是应该凿掉的比特序号
    凿掉该比特xi,m
    e=“e”+eplus 更改误差
    end if
    m=“m”+1 进行下一个比特的判断
    end do
    else
    e = eini 初始化目前的与要求的凿孔比例之间的偏差
    m = 1 当前比特索引序号
    do while m <= N
    e = e - eminus 修改误差
    do while e <= 0 检查比特m 是否是应被重复的比特序号
    重复比特 xi,m
    e = e + eplus 更改误差
    end do
    m = m + 1 进行下一个比特的判断
    end do
    end if
    该适配算法对于上行链路和下行链路都是适用的。3GPP协议中规定了“凿孔”和“重复”算法的使用对象与范围。Turbo编码后的系统比特不允许凿去,因此如果对Turbo编码后的数据进行“凿”操作,则首先应将系统比特和校验比特区分开,仅对其中的校验比特进行“凿”操作;然而Turbo编码后的数据如果进行“重复”以及卷积编码后数据进行“凿”或“重复”都不区分系统比特与校验比特。上述情况的速率匹配见图2及图3。
    图2 下行链路Turbo编码比特凿孔时TrCH的速率适配
    图3 下行未编码和卷积编码以及重复的Turbo编码的TrCH的速率匹配
    另外,协议给出的确定参数的算法依编码方式及链路的不同而不同。也就是说,Turbo编码与卷积编码、下行链路与上行链路在确定适配参数的算法上有区别。具体的确定算法可以参考3G相应的协议。
    .
    速率适配的FPGA实现
    通过对编码复接的方案研究发现,直接根据协议流程对数据流各个步骤(一共大约11个步骤)直接进行处理将会大大增加系统复杂度,这样每个步骤之间都需对数据进行缓存,而移动环境下系统支持的最高速率可达384Kbps,对于TTI=20ms的业务,平均每步需要的缓存为7.68K,所需要的总存储量是巨大的。电路板克隆而且这中间,数据流频繁的写入读出所导致的处理时延也是难以忍受的。因此,如果将某些步骤合并起来,就能减少不必要的数据存取工作,从而节省存储量,缩短处理延时。
    上行链路的速率匹配按10ms数据帧为单位进行,而下行链路则是以TTI为单位针对一个无线帧的数据比特进行的。虽然算法上一致,但是考虑到上下行各自的步骤合并情况,在实际处理上还是有很大区别的。下面以下行144Kb/s速率适配为例介绍一下其FPGA的实现方法。
    144Kb/s速率适配过程大致分为两个模块:凿图样产生模块和保留比特搬移转换模块。在实现过程中,用到的存储资源是两个RAM―一个用来存“凿”图样、另一个用来存原来的数据,两个DCFIFO(双时钟FIFO)用来存比特收集后的两帧数据。
息。Windows CE也不需要保存一系列的环境变量,所以PCB中不需要有关于环境变量的部分。Windows CE不支持句柄继承,所以也不需要告诉处理程序这些相关
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